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Hörsysteme der Zukunft werden davon geprägt sein, dass zunehmend mehr Rechenleistung für höherwertige Algorithmen, die eine bessere Audioqualität gewährleisten sollen, integriert werden muss. Diese hohe Rechenleistung resultiert u.a. aus den Anforderungen, die Algorithmen, die auf neuronalen Netzen (z.B. Convolutional Neural Networks, CNN) beruhen, stellen.

Vorhersehbar werden daher klassische Audio-Prozessoren in Hörsystemen durch CNN-Akzeleratoren ergänzt werden. Gleichzeitig müssen diese Akzeleratoren noch inhärent flexibel, d.h. schwach programmierbar oder konfigurierbar sein, um weitere Modifikationen an den Algorithmen nachhalten zu können. Ein weiteres wichtiges Thema für zukünftige Hardware-Architekturen in digitalen Hörhilfen ist die multiple Konnektivität, die diese Systeme gewährleisten müssen. Von einem zukünftigen Hörsystem wird man eine drahtlose Verbindung mit weiteren Komponenten oder einem Smartphone auf Basis verschiedener Standards wie Bluetooth oder induktiver Kopplung erwarten. Gleichzeitig wird die Integration von immer weiteren Sensoren an digitale Hörsysteme Anforderungen an die Interfaces der digitalen Signalverarbeitungs-Hardware stellen. In diesem Beitrag wird daher eine Übersicht über die zu erwartenden Herausforderungen an die Hardware-Architektur gegeben. Anhand eines aktuellen Implementierungsbeispiels für einen flexiblen aber sehr leistungsfähigen Hörgeräte-Prozessor werden aktuelle Werte zu Fläche, Transistoranzahl, Speichergröße und Verlustleistungsaufnahme präsentiert.